Σχεδίαση με VHDL και υλοποίηση σε FPGA του χαμηλότερου ιεραρχικά επιπέδου του συστήματος μνήμης Cache Level 1, με επαλήθευση ορθής λειτουργίας στον υψηλής απόδοσης επεξεργαστή "Αθηνά" αρχιτεκτονικής RISC/
| Main Author: | |
|---|---|
| Corporate Authors: | , |
| Other Authors: | |
| Format: | Book |
| Language: | Greek |
| Published: |
Αθήνα:
[χ.ό.],
2007
|
| Subjects: |
| Βιβλιοθήκη | Ταξιθετικός αριθμός | Αριθμός Αντιτύπων | Πληροφορίες | Κατάσταση |
|---|---|---|---|---|
| Εθνικό και Καποδιστριακό Πανεπιστήμιο Αθηνών | ΠΕ 004.6 ΣταΙ σ 2007 | 3 | Προβολή | OPAC |